[01636843]CMOS抗老化机理及其在集成电路中的实现

随着CMOS（Complementary Metal Oxide Semiconductor, CMOS）集成电路和制造工艺的发展,晶体管的特征尺寸不断减小并向纳米级（＜100nm）推进。先进的制造工艺,极大地提高芯片的性能,降低芯片的成本,已经获得广泛应。例如iphone 6中搭载的A8处理器采用20纳米工艺制造,集成了20亿个晶体管,核心面积约89m㎡。Intel Core i7 3770K处理器采用22纳米工艺制造。除了商业方面,先进工艺下的高性能芯片更重要是在航空航天、军事装备以及医疗卫生等领域的应用,其技术水平和量产规模已成为衡量国家科技发展水平的重要标志之一。对此国家科技部高度重视,在“十二五”国家重大专项中设立“极大规模集成电路制造装备及成套工艺”项目,并在工艺研发与产业化方向《22/20nm先导产品工艺开发》制定研究目标,计划将22纳米关键工艺项目的成果应用于12英寸的生产线,开发22/20纳米低功耗先导产品工艺,实现引导产品的成功开发,良率达到50%以上。 当制造工艺进入纳米级,新的问题不断涌现,之前可以忽略的物理现象逐渐演变为决定芯片性能的主导因素,其中电路老化、可靠性以及功耗已经成为纳米级集成电路设计和制造过程中必须考虑的三大问题。纳米级下电路老化引起的老化问题日益突出,且随着特征尺寸进一步降低,影响不断加剧。电路老化表现为参数随着时间的推移不断改变,从而降低芯片的性能和工作频率,偏差的累积最终导致芯片功能失效,产生各种电子垃圾,严重威胁人类生存环境。针对电路老化的负面影响,如何设计抗老化集成电路以及延长集成电路的使用寿命等已经成为当前学术界和工业界的热点问题。因此,研究CMOS集成电路老化机理,探索抗老化电路方法与应用技术,具有重大的理论价值和现实意义。 当前国内外关于电路老化问题的研究工作已经展开,但以下几个问题仍亟待深入研究和攻克：CMOS集成电路老化的物理机制已经深入研究,但不同老化类型之间的耦合关系需要进一步探索;各种自适应老化技术已经提出,但在集成电路中的实现和关键技术有待进一步开发;抗老化的特性研究已经展开,但是抗老化特性在集成电路设计中的应用理论有待进一步研究。 本项目将通过对CMOS集成电路抗老化机理的深入研究,提出若干自适应抗老化在集成电路实现中的关键技术,在综合性能评价的基础上进一步优化电路结构。研究成果可广泛应用于CMOS集成电路设计领域,提高芯片的良率、可靠性以及延长使用寿命,对先进工艺下高性能芯片开发起到积极作用。