技术详细介绍
本实用新型涉及扫描链复位信号处理技术领域，特别是一种扫描链异步复位寄存器复位端口处理电路，包括异步复位且复位信号由组合逻辑电路产生的寄存器组，其特征在于：在各寄存器与相对应的组合逻辑电路之间设置有一或门，所述或门的一输入端与所述组合逻辑电路相连接，另一输入端输入一模式选择信号，所述或门的输出端与所述寄存器的复位端相连接。该处理电路不仅可减少内部导线，对后端布线有利，且无需额外增加测试复位端口，可减小芯片面积。
本实用新型涉及扫描链复位信号处理技术领域，特别是一种扫描链异步复位寄存器复位端口处理电路，包括异步复位且复位信号由组合逻辑电路产生的寄存器组，其特征在于：在各寄存器与相对应的组合逻辑电路之间设置有一或门，所述或门的一输入端与所述组合逻辑电路相连接，另一输入端输入一模式选择信号，所述或门的输出端与所述寄存器的复位端相连接。该处理电路不仅可减少内部导线，对后端布线有利，且无需额外增加测试复位端口，可减小芯片面积。
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