[01142879]基于FPGA的高速量子保密通信后处理芯片研究与设计

(1) 完成了量子密钥分配窃听信道模型与窃听信道安全容量研究,并提出一种基于极化码的单步高效量子密钥后处理算法,根据Wyner窃听信道模型分析合法通信双方以及窃听者的信道容量,设计可同时满足可靠性和安全性的极化码码字结构用于量子密钥分发后处理,从而实现在一次编译码步骤中同时完成误码纠错和密性放大,降低了系统复杂度和处理延时。实验结果表明,在量子比特误码率[0,0.08]范围内,所提出算法可同时满足纠后误码率≤10^-7的可靠性条件以及窃听信息量≤10^-14的安全性条件。 （2）针对极化码在量子密钥分配后处理的应用,对极化理论以及极化码构造法进行了理论研究和实验测试。分别采用Matlab、Python进行了软件设计和实验,并采用C语言实现了高速后处理程序,在Inter（R） Core（TM）i7-4790 CPU（3.60GHz）上测试,实验结果显示：码长为2^20比特时,极化码连续抵消（ SC）译码算法译码吞吐率可达3Mbps,采用并行算法的译码吞吐率可达86Mbps; （3） 针对极化码硬件译码器架构设计上存在的结构复杂、译码延时高的问题,研究与分析了极化码连续抵消译码算法在硬件实现时的树形流水线处理架构,针对SC译码算法硬件实现进行了一系列的改进与优化设计。提出了全补码的译码器处理单元架构、采用了非对称似然值表示方式、为不同层级设置不同数据位宽,大大降低了硬件资源消耗。目前已在Cyclone IV EP4CE15F17C8 （15408个LE）上完成了512bit的改进SC译码器设计,实验结果表明：本设计将硬件复杂度降低了30.9%,译码延时降低了7%; （4）对于SC硬件译码器而言,处理单元和部分和单元的资源消耗占据了大部分的总体硬件资源消耗。本项目研究和分析了半并行SC译码架构,相比流水线等架构而言,更有效地利用处理单元资源、降低了处理复杂度,更有利于极化码长码的硬件实现。 （5）进一步实现了SCL硬件译码器,提高了后处理的误码纠错能力。 （6）开发软件和硬件实验验证系统各一套,在Inter（R） Core（TM）i7-4790 CPU（3.60GHz）上测试,软件吞吐率可达到86Mbps,在Cyclone IV EP4CE15F17C8 （15408个LE）上硬件吞吐率可达到270.967Mbps。